Hot Chips 2026独家访谈:IBM双指令集架构背后的技术奥秘与商业布局
2026年的Hot Chips在斯坦福大学如期举行,IBM作为开幕演讲的明星企业,携最新的双指令集z/Architecture+ARM处理器亮相。这颗芯片的亮点在于能够在同一核心内部同时支持大型机专有的z/指令集和业界主流的ARM指令集,这一创新在业界引发了广泛的关注。带着对技术细节和商业布局的好奇,Chips and Cheese的编辑乔治·科兹马在会议现场对IBM Fellow、CTO for Systems Development的Christian Jacobi以及核心设计团队领袖、Distinguished Engineer的Christian Zoellin进行了深度访谈。 在采访的开场,乔治首先请两位工程师简要介绍自己以及各自在项目中的职责。Christian Jacobi强调自己负责系统层面的整体架构与路线图制定,而Christian Zoellin则透露他带领团队完成了本代处理器的核心前端实现,特别是解码单元和指令派发流水线的设计。随后,话题迅速切入这颗"双核双指令集"芯片的核心技术细节。
关于指令集的融合方式,Christian Zoellin指出,IBM并没有为两种指令集分别设计两套完整的前端,而是采用了一条统一的解码流水线,流水线的前半段共享大量的译码资源,只有在具体的指令长度和操作码解析阶段,才会切换到专用的译码器。z/指令的长度在16至48位之间,而ARM指令统一为32位,这两种指令分别对应独立的解码器,但在寄存器重命名、物理寄存器文件、转移预测、缓存子系统等大部分硬件结构上保持完全一致。通过这种方式,IBM在保持指令集兼容性的同时,也最大限度地复用已有的大规模硬件资源。 端序(Endian)兼容性是本次访谈的另一大焦点。大型机传统的z/Architecture采用大端序,而ARM默认使用小端序,尽管ARM本身也支持大端模式,但在实际系统中,小端模式更为常见。Christian Zoellin解释称,在负载存储单元(Load-Store Unit)中,数据缓存的内部组织本身是基于字(word)进行的,而为了支持跨端序的访问,IBM在缓存访问路径上加入了字节交换硬件。
该硬件能够根据指令的端序需求,在数据返回核心之前完成字节顺序的重新排列,从而实现对任意字节对齐的非对齐访问。乔治进一步追问,这种端序转换是否需要在软件层面进行额外的处理,Zoellin明确表示全部由硬件自动完成,软件开发者无需感知底层的端序差异。 在强顺序(Strong Ordering)与弱顺序(Weak Ordering)的对比上,Zoellin指出,z/Architecture一直以来都要求所有存储指令具备强顺序语义,而ARM则在某些场景下允许弱顺序执行以提升性能。为实现双指令集的统一,IBM选择在核心内部保持强顺序的实现方式,这一选择在硬件上并不困难,因为大型机处理器本身已经具备了完善的事务性内存和缓存一致性机制。他补充道,ARM提供了一种强制强顺序的指令(如TST),但在IBM的实现里,这一位实际上是"空操作",因为所有指令已经在硬件层面保证了强顺序。换句话说,IBM的处理器天然具备Total Store Order(TSO)特性,这也让在ARM环境下运行需要强顺序保证的代码变得更加高效。
关于加入ARM指令集所带来的晶体管增量,Christian Zoellin表示,这一成本并不算高。额外的硬件主要集中在两套独立的译码器上,以及为了支持ARM新增的BF16和FP16浮点格式而引入的数据通路。但这些硬件在整个芯片的floorplan中只占据极小的比例,与巨大的分支目标缓冲(BTB)、指令缓存、数据缓存以及庞大的寄存器文件相比,几乎可以忽略不计。Zoellin进一步透露,所有大型结构 - - 如转换后备缓冲区(TLB)、一级指令缓存、一级数据缓存、二级缓存以及物理寄存器文件 - - 都是共用的,这使得双指令集的实现并未显著增加芯片的功耗或成本。 在业务层面,Christian Jacobi阐述了为何IBM选择在大型机上原生支持ARM。他指出,过去十年里,ARM生态在数据中心快速崛起,尤其是超大规模云服务商在自家服务器上大规模部署ARM芯片,形成了一套成熟且丰富的软件栈。
IBM的客户希望能够将这些基于ARM的高效工作负载 - - 如容器化微服务、现代化安全监控、以及各类开源中间件 - - 直接部署在大型机的安全与高可用环境中,而不必额外采购独立的ARM服务器。通过在z/Architecture平台上提供ARM执行模式,IBM可以将这些负载与关键业务事务放在同一硬件上,实现低延迟访问和统一的安全治理。 Jacobi进一步提到,LinuxONE作为IBM在大型机领域的Linux专用品牌,已经在大量工作负载整合项目中取得了成功。客户往往需要运行数千个MongoDB实例以及其他企业级数据库,在同一台机器上完成全部业务链路的部署。然而,这类项目中常常遇到独立软件供应商(ISV)不愿为Linux on z提供专有支持的情况,导致整体方案的实施成本和周期大幅上升。ARM生态的原生支持为这些ISV提供了更为广泛的软件适配渠道,IBM相信这将显著提升大型机在大型整合项目中的竞争力。
在被问及是否考虑加入第三套指令集时,Jacobi明确表示,RISC-V和POWER并非当前计划的延伸对象。POWER已经在IBM的产品线中拥有独立的Power Systems系列,两者定位不同,目标市场也不重叠。将POWER整合进大型机将导致内部竞争,并增加产品线的复杂度,这与IBM当前的业务策略相悖。至于RISC-V,尽管其在学术和嵌入式领域热度不减,但在企业级关键任务环境中,其生态成熟度和长期支持仍是主要瓶颈。IBM更倾向于通过深化ARM与z/Architecture的协同来满足客户需求,而不是盲目扩展指令集数量。 访谈的另一亮点是对CISC与RISC本质区别的探讨。
Christian Zoellin以大型机的压缩和加密指令为例,指出这些指令内部实际上是一个完整的子程序,能够一次性从内存中读取多个参数块、执行复杂的操作序列并返回结果。相比之下,RISC指令集要求将相同的操作拆解为若干条基本指令,开发者或编译器需要用数百条指令组合来完成相同的工作。这种"指令膨胀"在RISC实现中不可避免,而CISC则通过在微码层面嵌入微型固件,实现了更高的指令密度和更低的指令调度开销。Zoellin强调,指令集的复杂度并不能单纯用指令数量来衡量,真正的差异体现在微体系结构对指令内部行为的支持程度。 关于下一代Spyre芯片采用的HBM(High Bandwidth Memory)技术,Jacobi首先澄清,IBM并未使用最前沿的HBM技术,而是选用了已经成熟的工艺节点,从而在错误率上具备更好的可控性。此外,IBM并未将HBM运行在最高频率,而是采用相对保守的时钟策略,以降低瞬时错误概率。
与此同时,IBM在制造阶段执行严苛的burn‑in测试,将芯片在高温环境下长时间运行,以提前暴露早期失效模式,确保出货的产品在客户端拥有极高的可靠性。Jacobi指出,这种"宁可早期在工厂发现问题,也不愿在客户数据中心出现故障"的理念,是IBM在企业级硬件质量控制上的根本原则。 随着AI工作负载从传统的风险检测和欺诈预防逐步向生成式模型、文档处理以及自主运营(agentic workflows)演进,IBM在芯片设计上也做出了相应的调整。Christian Jacobi提到,早期的Telum系列主要是为小规模模型提供片上AI加速,以毫秒级延迟完成信用 card 刷卡时的风险评估;随后推出的Spyre则针对更复杂的模型提供了更大的内存带宽和计算单元,使得在单一芯片上运行小语言模型成为可能。现如今,企业客户已经开始在大型机上部署用于保险理赔文档审阅、客服对话生成以及系统自愈等场景的生成式AI模型,这对内存带宽和计算并行度提出了更高要求。Jacobi透露,下一代Spyre将进一步提升内存带宽至每秒4 TB以上,并通过多芯片协同构建更大规模的系统,以支持大规模语言模型和多代理系统的实时推理。
在采访的尾声,乔治以轻松的口吻请两位工程师分别分享他们对奶酪的偏好。Christian Zoellin毫不掩饰地表示自己是法国蓝纹奶酪Roquefort的忠实粉丝,配上红酒更显风味;Christian Jacobi则透露最近对瑞士的Gruyère情有独钟,浓郁的坚果香气让他在繁忙的工作之余得到味觉的放松。这一轻松的对话为整场技术访谈增添了几分人文色彩,也让读者在感受技术深度的同时,感受到工程师们的个人魅力。 综合本次Hot Chips 2026的现场访谈,可以看出IBM在保持大型机核心竞争优势的同时,正通过双指令集架构把ARM生态的强大活力引入企业关键任务领域。从解码流水线的精巧设计、端序兼容的硬件实现,到强顺序的统一执行,再到AI与HBM的前瞻布局,IBM展示了在高性能计算与企业级可靠性之间取得平衡的综合实力。未来,随着更多企业将现代化工作负载迁移至大型机平台,IBM的这一创新路径有望为行业树立新的标杆,也预示着双指令集芯片在数据中心多样化需求中的广阔前景。
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