在半导体行业的快速发展中,技术的演进与创新始终是一项重中之重的课题。近日,全球领先的半导体制造公司台积电(TSMC)与电子设计自动化(EDA)领域的先驱者Cadence设计系统公司宣布,他们将携手合作,开创先进节点设计流程和3D集成电路(3D-IC)解决方案的新纪元。这一举措不仅将改变芯片设计的格局,同时也为涵盖人工智能(AI)等领域的众多应用提供了强大的支持。 随着人工智能技术的广泛应用,行业对高性能硅解决方案的需求日益增长。为满足这些需求,整个半导体行业正不断推动先进节点硅与3D-IC技术的边界。台积电和Cadence的合作,正是这一趋势的催化剂。
通过对其最新的N3和N2P工艺技术进行高效的设计与验证,Cadence的数字和自定义设计流程得到了台积电的认证。两家公司在设计技术共优化(DTCO)方面的长期合作,使得它们能够针对A16进行功率、性能和面积(PPA)的优化,并增加了如背面布线等先进特性。 Cadence的人工智能平台Cadence.AI,将成为这次合作的关键工具之一。其不仅涉及数字设计的优化,还扩展到了模拟设计的自动化,极大提升了生产力和结果质量。Cadence.AI作为一个覆盖所有设计和验证方面的芯片到系统的AI平台,为设计者提供了更为高效的解决方案。在众多特点中,Cadence Cerebrus智能芯片探测器运用AI技术来优化数字设计的PPA,确保芯片设计的高效与精准。
为了进一步推动3D-IC设计的进步,台积电与Cadence的合作将包括多个领域,特别是在3D芯片集成布线方案的开发。Cadence的Integrity 3D-IC平台则汇集了包装、模拟和数字实现等多种功能,形成一个单一的供应商平台,使得高效的3D-IC设计成为可能。这一平台的新一代高容量基板路由器,能支持从芯片到基板的连接,有助于实现TSMC 3DFabric技术的超高密度互连。 在当今电子产品日益复杂的环境下,封装与互连技术显得尤为重要。台积电与Cadence还在力求实现TSMC 3DFabric的翘曲/应力分析,同时也在电气/热分析方面展开合作。Cadence的Celsius Studio为这种翘曲/应力分析模拟结果提供了验证,确保设计的可靠性和性能。
除了硬件方面的协作,Cadence正在开发一系列关键的知识产权(IP),以有效地在芯片之间及数据中心之间转移数据。例如,Universal Chiplet Interconnect Express(UCIe)1.0、PCI Express(PCIe)6.0以及在TSMC N3上运行的GDDR7,后者以每秒32Gbps的速度提供最佳的价格性能比,能够很好地满足AI接口在数据中心及网络边缘的需求。 随着汽车电子领域的快速发展,汽车行业对高性能硅解决方案的需求也在不断增长。台积电与Cadence在这一领域的合作尤为重要,他们在当前和未来的工艺节点,如TSMC N5A及后续的N3A中,进行知识产权的开发。这一合作不仅推动了芯片设计技术的进步,也为未来的智能汽车发展奠定了基础。 随着设计复杂性的增加,Cadence的云解决方案成为了加速设计日程缩短的重要途径。
台积电与Cadence的合作,不仅展示了新技术的应用成果,还证明了其前后端芯片设计流程在云环境中的准确性与可扩展性,有力地提升了客户的设计效率。 在采访中,Cadence的数字与签名组高级副总裁兼总经理邓振熙表示:“我们正在通过AI驱动的EDA软件,实现硅设计的未来革命,这些软件已为台积电的最新工艺技术所支持。我们在TSMC A16和3Dblox等下一代技术上的持续合作正为未来的AI工厂铺平道路。” 台积电生态与联盟管理部门负责人Dan Kochpatcharin也指出:“与Cadence的合作,使得我们能够成功实现对TSMC N2技术的AI优化设计流程,并推动3D-IC设计的先进性。这标志着数字与定制解决方案的重大飞跃,为推动技术创新提供了保障。” 总的来说,台积电与Cadence的深度合作,标志着半导体行业在面对日益增长的复杂性和性能需求时的一次重大进步。
依托强大的技术背景与创新精神,他们不仅为下一代电子设计带来了新的可能性,也为更智能的未来铺平了道路。随着人工智能的不断发展和应用,结合先进的硅技术与设计流程,未来的科技产业将迎来更广阔的发展空间。